AMD 第二代 3D 缓存处理器细节分享

得益于颠覆性的3D芯片堆叠技术，AMDRyzen97950X3D已成为目前最强的游戏处理器之一，但奇怪的是，该公司在发布Ryzen7000X3D时没有提到任何关于其新的第二代3DV-Cache细节。

AMD在最近的一次技术会议上向外媒分享了一些细节。据介绍，这颗Chiplet 芯片仍采用7nm工艺，但峰值带宽提高到了 2.5TB/s，而初代3DV-Cache峰值带宽为2TB/s。

此外，我们还拿到了AMDRyzen7000处理器的新型6nmI/O芯片的新图片和参数。

总的来说，AMD第二代3DV-Cache技术比第一代技术再次向前迈出了一大步。

首先，AMD的3DV-Cache技术将一颗额外的L3SRAM芯片直接堆叠在计算芯片(CCD)芯片的中心，从而将其与温度较高的核心隔离开来。这颗芯片为它带来了96MB3D缓存，从而提高了对延迟敏感类应用程序的性能表现，比如游戏。

AMD在 2023年国际固态电路会议(ISSCC)上展示了一些关于第二代3DV-Cache 实现的新技术，并就Zen4架构进行了演示。

AMD上一代3DV-Cache将L3SRAM芯片堆叠在7nmZen3CCD上，而新一代的L3SRAM芯片依然坚持采用了7nm工艺，但它需要堆叠在更小的5nmZen4CCD上。这就造成了尺寸不匹配，因此需要进行一些修改，最终大幅提高了其晶体管密度。第二代芯片第一代芯片5nmZen4CCD7nmZen3CCD尺寸36mm241mm266.3mm280.7mm2晶体管数约47亿47亿65.7亿41.5亿晶体管密度约1.306亿约1.146亿约9900万约5140万

与之前一样，这颗额外的L3SRAM缓存带来了4个clock的时钟信号延滞，但L3芯片和基本芯片之间的带宽增加到2.5TB/s，比之前的2TB/s提高了25%。

这颗L3SRAM芯片通过两种类型的TSV硅通孔连接到基础模芯片部分。其中PowerTSV负责传输能量，SignalTSV负责传输数据。

在第一代 L3SRAM芯片设计中，两种类型的TSV都位于基础芯片的L3区域，然而随着5nm工艺的改进，基础芯片上的L3缓存部分的面积现在有所减少。因此，即使7nm的L3SRAM芯片面积更小，它现在也与L2缓存(前一代只重叠了L3缓存部分)发生重叠，所以AMD不得不改变基本芯片和L3SRAM芯片中的TSV连接设计。

随着基础芯片上5nmL3高速缓存部分晶体管密度增加，AMD不得不将PowerTSV从L3扩展到L2区域。

对于基础芯片，AMD在L3缓存、数据路径和控制逻辑上实现了0.68倍的有效面积缩放（与旧的7nm芯片相比），因此L3缓存中TSV物理空间更小。

SignalTSV依然保留在基础芯片上的L3缓存区域内，但AMD通过应用从第一代设计中学到的知识以及DTCO改进，将L3缓存中的TSV区域缩小了50%，以减少新接口设计中的额外电路。 提醒，AMD的3D芯片堆叠技术基于 台积电的SoIC技术，而台积电的SoIC是无凸点的设计，这意味着两个芯片之间的连接不会使用微凸块或焊料。AMD表示，它使用了相同的基本键合/粘合工艺，并进行了持续的工艺和DTCO改进，但最小TSV间距并未改变。

此外，L3SRAM小芯片也与CPU内核保持在同一功率区域，因此无法独立调整。也正因为电压不能超过~1.15V，所以配备缓存的小芯片的频率也不会太高。

6nmI/O芯片-Ryzen700012nmI/O芯片-Ryzen50006nmI/O芯片EPYC尺寸117.8mm2125mm2386.88mm2晶体管数33.7亿20.9亿110亿晶体管密度~2860万~1670万~2980万