英特尔在IEDM大会上展示新工艺，背面供电与堆叠晶体管纷纷亮相

芯片巨头声称，其演示的技术能够“显著”提高元件密度。

英特尔正为其未来芯片寻找新的开发路线，包括3D堆叠晶体管以实现更高密度、扩展背面供电以及使用氮化稼来实现更高的传输功率等。

总部位于圣克拉拉的芯片巨头将在本周于旧金山召开的第69届IEEE国际电子器件年会（IEDM）上，公布关于未来芯片开发的一系列研究成果。本文将对相关消息做一番前瞻分析。

英特尔曾在今年6月详细介绍过其PowerVia技术，此项技术将为晶体管供电的线路转移至芯片背面（即所谓背面供电），从而释放出更多空间以容纳传输信号的互连线路。此项技术预计将在2024年上半年在采用Intel 20A工艺节点的芯片上首次亮相，随后下沉至Intel 18A节点。

如今，英特尔又开始着手研究如何进一步对背面供电进行功能扩展。英特尔技术研究院研究员Mauro Kobrinsky表示，其中一项新功能为背面通信，即首次实现芯片两侧晶体管之间的连接。

Kobrinsky宣称，“现在我们可以直接为器件供电，而无需使用PowerVias在器件周边布线，从而降低电路中的电容。凭借更低的电容，切换速度将有所提升，也让我们能够以更低的功耗提供更高的性能。”

PowerVia还让英特尔提出的另一项技术——即器件堆叠——成为可能。但Kobrinsky同时表示，由于电源和信号仍然需要被传递至顶部和底部器件层，因此需要为整个互连体系建立一套复杂的拓扑结构。根据他的说明，PowerVia已经实现了技术可行性，而且在配合垂直互连之后将进一步节约芯片空间。

器件堆叠本身以所谓互补场效应晶体管（CFET）技术为基础，这是一种可通过3D堆叠n型及p型金属氧化物半导体器件实现晶体管扩展的潜在迭代方向。英特尔表示，CFET有望成为继RibbonFET（全栅晶体管设计）之后的下一代器件密度提升方案。

英特尔使用该技术构建出一个逆变器（一种非常简单的电路），其中两个晶体管不再并排放置在硅晶圆之上，而是相互垂直堆叠。一旦能够横向扩展，将可实现更高的器件密度。

英特尔首席工程师Marko Radosvljevic表示，这是一项目前尚未实装的新颖技术，因为堆叠器件的互连仍然是个难题。但根据他的介绍，PowerVia有望攻克难关、让这种新的布局结构成为可能。

Radosavljevic解释道，“我们使用PowerVia将顶部器件连接至晶圆背面，并使用直连背触点连接底部器件。由于这些器件间彼此堆叠，因此无法直接将底部器件与晶圆顶部相连，所以我们才必须按照前面这种方式进行排布。”

堆叠器件示意图

他还补充称，“我们对于此项研究的前景感到兴奋，认为其可能将显著提高器件密度。”

根据英特尔的介绍，这款逆变器将在本周的IEDM上首次对外展示。

英特尔IEDM的第三个主题就是在芯片中使用氮化稼（GaN）以提高供电效率，具体来讲就是将GaN晶体管与硅晶体管集成在同一晶圆之上。

英特尔首席工程师Han Wui表示，GaN器件的增益几乎可以达到功率放大器中LDMOS等硅器件的20倍。

（更准确地讲，他的意思是其效能系数比硅器件高出近20倍。）

在IEDM大会上，Wui还将展示英特尔公布的DrGaN——这是一种供电开关，将CMOS驱动电路与GaN晶体管相结合以实现供电，且二者可以集成在同一芯片之上。

英特尔表示，通过将GaN和硅晶体管相集成，新工艺有望满足未来市场对于计算功率密度和能效水平的实际需求。

在IEDM上展示的所有技术均由英特尔组件研究小组负责开发。英特尔芯片中尺度制程开发（Chip Mesoscale Process Development）部门负责人Paul Fischer表示，该小组的任务就是确保为公司内的芯片设计师们提供更多技术选择。

“本质来讲，我们的目标就是确保技术开发团队在设计未来制程技术时，能够有一系列方案可供选择。”

随着英特尔尝试使用晶圆（切割后被称为晶片）背板作为信号通道，合乎逻辑的下一步方向自然就是在这里放置更多组件，例如采用双面印刷电路板。所以我们不禁好奇，英特尔有没有在这方面做出探索？

Fischer表示，英特尔一直在研究各种技术，因此“将组件和功能放置在芯片背面、或者将附加功能放置在信号端的想法，肯定都是值得探索的思路。我们将继续研究诸如此类的各种概念。”

他还解释道，最终是否采用将取决于系统的协同优化效果，即通过严格的电子设计自动化、工具和EDA处理流程，验证其性能水平是否具备成本合理性。

作为新闻发布会之后的补充，英特尔还表示计划在本届IEDM大会上展示全球首个全栅极2D过渡金属二硫族化合物（TMD）晶体管。TMD半导体有望成为强有力的备选方案，替代物理栅极长度低于10纳米的现有硅晶体管。