多团队联合攻关设计量子效应掺杂范式，突破二维平面晶体管集成维度限制

当地时间 5 月 29 日，又一篇中国科学家主导的芯片材料论文登上 Nature。

研究中，辽宁材料实验室与山西大学、中国科学院金属研究所、中山大学、中国科学院大学、山东大学等单位联合设计了一种基于范德华界面插层的量子效应掺杂范式，旨在实现对二维半导体的简单、稳定、可靠的空穴掺杂。

通过此，他们得到了高迁移率、高开态电流和开关比、低回滞的 p 型晶体管，推动了二维半导体电子器件的应用发展。

这种不破坏沟道材料的简单掺杂方法，通过范德瓦尔斯界面耦合的方式，来调控二维半导体沟道的载流子极性。

利用这一调控策略，还能实现三维垂直方向的二维材料互补型逻辑电路，这一方法拓展了硅基逻辑电路局限在二维平面的既定路线，为后摩尔时代未来二维半导体器件的发展提供了思路。

（来源：Nature）

论文审稿人表示，通过采用全新的量子效应掺杂路线，本次研究人员仅仅利用界面插层，即可产生能带调控并实现二维半导体由 n 型到 p 型的极性转变。

此种二维半导体掺杂方式具有清洁、稳定、简单等特征，能够适配三维垂直集成电路的制造，同时保持二维半导体沟道材料高载流子迁移率的优势。

此外，该团队利用这种新型掺杂方法还展示了多种功能的三维互连互补逻辑电路，垂直方向上最多达 14 层范德华二维材料。

这种以三维互连的方式自由设计垂直逻辑电路的构型是迄今为止二维材料电子器件领域的重要演示之一。

通过这种新型掺杂方式得到的 p 型场效应晶体管的室温空穴迁移率，高达 425 厘米平方每伏每秒，开关比达到 10 的 6 次方。

在室温大气中可以维持稳定一年以上，对于二维半导体互补型逻辑电路的三维垂直集成来说，是一个非常显著的优势。

（来源：Nature）

总的来说，本次成果突破了二维平面晶体管集成的维度限制，为进一步提高晶体管集成度提供了新的可能性。

目前，这一路线的主要瓶颈在于难以获得大面积生长的界面调控绝缘层。

如果能在此基础上实现 CrOCl 绝缘层的大面积生长，则可进一步得到均一可控的 p 型二维半导体晶体管、乃至大规模层间互连垂直互补逻辑电路。

从半个世纪之前的晶体管说起

当前，随着硅半导体技术的加工精度进一步接近物理极限，“后摩尔时代”集成电路集成度的提升将主要依赖于革新器件架构、优化工艺流程和研发颠覆性新材料。

过去几十年来，从 20 世纪 70 年代的数十微米尺寸平面晶体管结构、到 20 世纪 90 年代鳍式场效应晶体管、到近年来的环栅晶体管以及垂直堆叠式互补场效应晶体管等全新器件架构，发展十分迅速。

其中，垂直堆叠式互补场效应晶体管结构的 PMOS（n 型衬底、p 沟道，靠空穴的流动运送电流的 MOS 管，positive channel Metal Oxide Semiconductor）和 NMOS（N 型金属-氧化物-半导体，N-Metal-Oxide-Semiconductor）器件在垂直空间上堆叠，由位于 NMOS 与 PMOS 之间的公共栅极调控。

从最初的平面场效应晶体管，到鳍式场效应晶体管，再到最先进的环栅晶体管。硅半导体的微缩，一直遵循面内集成的策略。

而垂直堆叠式互补场效应晶体管架构被认为可以减少 42-50% 的集成电路面积，从而能够实现更高的集成密度，比传统平面架构互补金属氧化物半导体（CMOS，Complementary Metal Oxide Semiconductor）器件成本低了 12%。

因此，它拓展了将摩尔定律进一步扩展到 1nm 节点以下的新的可能性。

然而，到目前为止硅基晶体管的更新迭代无一不是通过各种方式来缩小晶体管的“面内”尺寸，增加晶体管密度。

硅基晶体管在面内如此不断微缩“内卷”，是有其深层原因的。

对于硅基半导体前道工艺来说，它通常借助在单晶硅表面进行离子注入以获得 p 或 n 型掺杂。

这种掺杂工艺在很大程度上限制了硅基半导体逻辑单元的垂直向上发展的空间。

多层堆叠的逻辑电路原则上可以缓解尺寸危机和延续摩尔定律。

从基础研究角度来说，三维垂直架构逻辑电路方向的探索能够为三维多层互连电路的热管理、工艺制程、材料设计等多个方面提供参考。

二维半导体具有纳米尺度的厚度（典型的硫化钼单层仅为 0.6nm），对垂直多层堆叠具有天然的友好度，理论上可以无限多层地进行垂直集成。

并且，近年来硫化钼等二维半导体的晶圆尺寸大面积、高质量、低温生长制备也迎来了突破性的进展。

这些技术的进步极大提升了二维半导体的应用潜力，使其成为一个愈加重要的未来半导体备选材料体系。

因此，不管是产业界还是学术界，都在积极开展二维半导体集成技术的相关研究。

当下，二维半导体三维集成研究的关键方向可以归为两类：

其一，材料性能的提升，包括获取更高迁移率二维半导体材料和更好的接触、更高的均一性、更好的 p 型掺杂材料。

其二，垂直集成工艺的优化，包括混合维度集成、多层转移集成等。

历时将近三年，数十位人员参与攻关

而本次研究则选择了一条不同的路线。该团队的前期研究表明，基于量子效应的界面耦合有可能调控二维电子气的能带结构，并诱发全新的物理现象。

研究人员表示这项工作的立项初衷在于：实现少层过渡金属二硫属化物半导体材料与二维反铁磁绝缘体 CrOCl 的界面耦合，期望在低温下观测到一些有趣的物理现象。

立项伊始，他们便遇到一个大挫折。

为了降低衬底对沟道内载流子的散射，课题组利用二维层状绝缘体材料氮化硼，对过渡金属二硫属化物/CrOCl 进行包覆。

并通过反应离子刻蚀工艺将顶层氮化硼刻蚀，以此来制备电极。

测试发现制备的几批器件均不导通，科学探索便是如此，实验失败其实是一种常态。

随后，他们复盘了整个工艺流程，并重新设计对照实验，放弃使用氮化硼包覆，尽可能减少刻蚀等工艺带来的影响，从而更好地聚焦 CrOCl 对于过渡金属二硫属化物的性能调控。

2021 年末，在不断地优化工艺之后，他们在过渡金属二硫属化物/CrOCl 这种复合体系中，观测到了 CrOCl 对过渡金属二硫属化物的空穴掺杂作用。

此前，基于二维半导体的 n 型场效应晶体管，在性能提升方面取得了诸多重要进展，甚至可以媲美硅基 n 型晶体管的性能。

但是，二维 p 型晶体管的性能提升相对进展迟缓。因此，他们接下来便要着手改善器件制备工艺，提升过渡金属二硫属化物/CrOClp 型晶体管性能，并设计对比实验来对掺杂机理进行深入研究。

2022 年上半年，他们对二维过渡金属二硫属化物半导体 MoS2 的厚度，二维层状绝缘体 CrOCl 的厚度以及过渡金属二硫属化物接触电极材料对器件性能的影响进行了表征。

基于上述探索，该团队初步优化了空穴掺杂的材料厚度选择、接触电极选择、制备工艺条件等关键参数，并获得了较为优越的 p 型场效应晶体管的电学性能，其载流子迁移率和开关比都达到了较高水平。

同时，他们对掺杂原理也有了初步的理解。该团队的理论合作者认为：这种掺杂机理与界面电荷转移、以及 CrOCl 与过渡金属二硫化物半导体界面耦合的长程电子-电子相互作用的协同作用相关。

基于此，该团队开始探索利用这种掺杂方法来构筑 CMOS 逻辑电路。

2022 年下半年，他们将过渡金属二硫属化物 /CrOClp 场效应晶体管，与本征的过渡金属二硫属化物 n 型场效应晶体管进行面内电路互连组合成“非”门逻辑器件，初步验证了将这种掺杂方式用于 CMOS 逻辑电路构建的可行性。

进一步地，为了充分发挥这种掺杂方式独特的垂直堆叠兼容性，亦为了提高电路的集成度，他们将 p 型场效应晶体管与 n 型场效应晶体管进行垂直堆垛。

即由同一个栅极电极控制，实现了垂直堆叠式互补场效应晶体管构型的垂直反相器。

接着，课题组验证了基于二维半导体的三维垂直方向的集成逻辑器件原型。

通过在垂直方向堆垛 4 个 n、p 晶体管，并进行电路互连，成功实现了 14 层范德华二维材料垂直堆垛的全三维的“与非”门逻辑门（3D NAND）。

（来源：Nature）

随后，他们通过仿真讨论了热管理、数据访问延迟等问题，对于三维集成电路的发展具有重要参考意义。

此外，该团队还通过退火与电极工程等方式进一步改善了接触，并借此造出了三维集成的垂直静态随机存储器器件（3D SRAM）。

（来源：Nature）

曾从淘宝购买实验器材，论文最终发表于 Nature

事实上，在课题进入中期时，他们遭遇机制理解上的瓶颈。

经过一段时间的实验之后，基于这种新型 p 型掺杂方法构筑的晶体管的性能，已能达到稳定且优秀的水平，但其背后的物理机制一时难以得到自洽的结论。

论文一作郭艺萌表示：“我的老师们与理论方面的专家请教后，得到了几种可能性。”

北京计算科学研究中心魏苏淮教授认为这可能是一个缺陷导致的掺杂效应，或者是一个 Mott 过程，当然不排除更复杂的电子关联效应。

为了排除缺陷主导的效应，课题组做了大量对照实验，结果发现硫化钼和一氧一氯化铬界面上一旦洁净度受损，其 p 型掺杂效应会消失的同时，伴随大的回滞出现，因而缺陷图像并不能自洽。

而 Mott 过程的排除，则需要从理论角度证明电子掺杂浓度不足以触发该过程。

上海科技大学刘健鹏教授课题组，系统地从模型角度解释了界面量子效应扮演的重要角色，结合实验上的电荷转移浓度，基本排除了 Mott 图像。

最终，团队认为这种清洁、稳定、简单的二维过渡金属二硫属化物半导体范德华插层极性调控效应，来自于非常微妙、且应当是对于多个材料均具有普适性的效应。

因此，这种基于量子效应的新原理半导体，为二维半导体材料和器件结构的设计与调控拓展了新思路。

还有一件让郭艺萌印象最深刻的事发生在第一次测到 3D SRAM 器件存储行为的时候。

将 4 个晶体管垂直 3D 组装，并测试其功能的一系列样品制备和测量过程，对于还是学生的郭艺萌来说，她完全是一个新手。

而 3D 逻辑电路的制造，对于本次工作的完整性和创新性具有重要意义。

为了直观地掌握这些知识，研究团队中的王汉文老师从淘宝买了性能合适的商用 p、n-MOS 管，按照 SRAM 电路焊接到 PCB 电路板上，并基于此学习 SRAM 的测试操作。

果然，在几次尝试后，他们迅速测到了 SRAM 的存储行为。

“虽然这个小细节在整个实验过程中微乎其微，但这种寓教于乐一般的学习过程，给我后续实验工作增添了很大的信心。”郭艺萌说。

后来，他们成功获得了基于二维半导体极性调控制备的 3D SRAM 电路的存储行为。

最终，相关论文以《Van der Waals polarity-engineered 3D integration of 2D complementary logic》为题发在 Nature [1]。

图 | 相关论文（来源：Nature）

中国科学院金属研究所的郭艺萌和李江旭、山东大学詹学鹏、中国科学院大学王春雯、上海科技大学李敏为论文共同一作。

中国科学院金属研究所李秀艳研究员、中山大学侯仰龙教授、中国科学院大学周武教授、辽宁材料实验室王汉文副研究员和山西大学韩拯教授担任论文共同通讯作者。

图 | 王汉文与郭艺萌在实验室（来源：资料图）

据介绍，研究人员的后续计划主要集中在两方面：

一是从基础物理角度研究 PN 结的光电性能。

本征 n 型场效应晶体管与掺杂后得到的 p 型场效应晶体管，不只可以在垂直方向分别作为 CMOS 逻辑电路的分立 NMOS 单元和 PMOS 单元，还可以作为 pn 结工作，以构建新型光电传感器和探测器等。

二是从前沿应用角度，将过渡金属二硫属化物 /COC 界面耦合效应的 p 型掺杂，用于大面积过渡金属二硫属化物 /COC 的生长、以及进一步的大面积三维集成。

要想将适用于三维集成的空穴掺杂技术应用到目前以硅基技术为基础的集成电路里，首先要解决的就是二维半导体材料及其对应的 CrOCl 绝缘层的大面积生长问题。

不过，尽管二维半导体的研究十余年来得到世界范围内的广泛关注，但其发展仍处于非常早期阶段。现阶段的文献报道包括本次研究，均是较为初步的探索。

二维半导体的真正应用，还面临一系列任重道远的挑战，例如如何提高工作频率、如何提高稳定性与均一性、如何解决层间互连的散热和串扰问题等。因此，还有更多问题等待研究人员去努力攻克。

参考资料：

1.‍Y. Guo, J. Li, X. Zhan, C. Wang, M. Li et al. Van der Waals polarity-engineered 3D integration of 2D complementary logic. Nature (2024).

https://www.nature.com/articles/s41586-024-07438-5

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