被人笑话的三星3nm，搞出全球首颗GAA芯片

豪赌GAA，风险很大。

就在几天前，三星电子创造了半导体史上一个“不光彩”的记录——有韩媒爆料称，三星自家的Exynos 2500 芯片目前良率略低于 20%，而在试生产该处理器时，最后统计出的良率竟然为0%。

紧接着，知名分析师郭明錤在其个人社交媒体上表示，Exynos 2500芯片良率因低于预期而无法出货，高通将成为三星Galaxy S25系列机型的独家SoC供应商，这也佐证了前面提到的“离谱”数据。

事实上，此前已经有多篇报道提到了台积电3nm工艺产能吃紧，直接原因就是三星3nm工艺良品率过于拉胯，无法满足客户要求。但对于投入了近1160亿美元的3nm项目来说，“20%良率”这个数据还是让人感到怀疑。

对此，三星在最新声明中否认了外界传闻，表示：三星于 2022 年全球首次量产3nm GAA工艺之后，第二代3nm工艺性能稳定，且产量已步入正轨。

同时，在昨天的新品发布会上，三星掏出了全球首颗基于GAA工艺的产品——Exynos W1000，代表着先进芯片制程正式从FinFET迈向了GAA。

虽然只是一块颗可穿戴设备芯片，但这次Exynos W1000带来的升级非常多。

与上一代Exynos W930相比，Exynos W1000采用了全新的“1+4”设计，拥有五个内核，分别是1个Cortex -A78大核和4个Cortex-A55。

三星声称，与Exynos W930相比，新CPU单核性能快3.4倍，多核性能快3.7倍，应用程序启动时间快2.7倍，并且切换速度更快。

这是安卓手表首次用上了大核，虽然性能上还是比不过Apple Watch，但代表未来的安卓手机可以支持更多功能。

除了性能上有显著提升外，Exynos W1000采用了扇出面板级封装（FOPLP），这是一种使用廉价矩形基板代替传统圆形晶圆的封装技术，目的是在每个晶圆上放置更多的芯片并降低封装成本。

另外，Exynos W1000还同时采用SiP（系统级封装）、ePoP封装（上嵌入式封装），集成了电源管理芯片、DRAM、NAND存储芯片，足以看出其集成度之高。

最后就是这块芯片最大的亮点——GAA工艺（Gate-All-Around，全环绕栅极晶体管）。

要在指甲盖大小的芯片里塞下数百亿个晶体管，听上去就如同天方夜谭，但工程师们总能想出新办法。其中一种思路就是将晶体管像积木一样堆叠起来，那么就能有效减少电路的占位面积，晶体管的密度就能翻倍，而GAA工艺就是由三星主推的堆叠工艺。

与之类似的还有台积电主导的nanosheet工艺以及英特尔主导的nanowire工艺，虽然名字各不相同，但设计思路和GAA工艺大同小异，它们不仅可以解决晶体管密度问题，还可以解决FinFET工艺在2nm节点会出现的高温以及漏电（leakage）现象。

听上去思路很“简单”，事实上想做出来真不简单。

三星在10nm时代就提出了这个想法，并计划在2022年的3nm节点引入GAA结构，但结果到了2024年才算拿出了成品芯片，并且只是一颗可穿戴设备芯片。

让我们回到GAA工艺本身，由于三星并没有使用纳米线这样的“行业标准”，而是使用了比导线更宽的片状结构，因此他们创造了一种全新的MOSFET 架构MBCFET（multi-bridge channel FET）。

三星宣称，MBCFET可以控制片宽来连续调整沟道宽度，并且让器件的所有四个侧面都可以充当通道。

但难点在于，这种纳米片需要反复开槽、器件间距需要精确控制，因此在材料、工艺方面的难度于步骤都大幅增加。最终，由于金属栅极和氧化层的层积厚度很难控制，导致各层厚度不均，影响了整体良率。

想要直接提高良率的方式，靠的是Foundry（代工厂）的技术实力，但奈何三星Foundry的技术实力远远不及台积电，自然就无法将良率提升上去。

另外，在3nm节点，台积电已经将FinFET的性能挖掘到尽头，或许在晶体管密度上比不了三星GAA，但至少良率上不会像三星一样翻车。

因此，三星在可穿戴设备芯片上抢发第二代3nmGAA工艺，最大目的还是想降低外界的质疑声。毕竟相比于手机SoC，智能手表SoC无论是规模还是用户规模相对较小，对于这样的“小芯片”来说，新制程的良品率显然会高一点，即使功率翻车，也不会有太大影响。